JK flip-flop ເປັນສ່ວນປະກອບພື້ນຖານໃນເຄື່ອງເອເລັກໂຕຣນິກ digital, ທີ່ໃຊ້ຢ່າງກວ້າງຂວາງສໍາລັບການເກັບກໍາຂໍ້ມູນ, ໂຕະແລະການອອກແບບ logic ຕາມລໍາດັບ. ມັນເອົາຊະນະຂໍ້ຈໍາກັດຂອງ SR flip-flop ໂດຍການກໍາຈັດສະພາບທີ່ບໍ່ຖືກຕ້ອງແລະໃຫ້ຫນ້າທີ່ການຄວບຄຸມທີ່ປັບປ່ຽນໄດ້ເຊັ່ນ Set, Reset, Hold ແລະ Toggle. ບົດຄວາມນີ້ອະທິບາຍຫຼັກການເຮັດວຽກ, ໂຄງສ້າງພາຍໃນ, ຕາຕະລາງຄວາມຈິງ, ປະເພດ, ການນໍາໃຊ້ ແລະ ການນໍາໃຊ້ຕົວຈິງ.
ຄ1. ພາບລວມຂອງ JK Flip-Flop
ຄ2. JK Flip-Flop Truth Table ແລະ State Table
ຄ3. Block Diagram ຂອງ JK Flip-Flop
ຄ4. JK Flip-Flop Logic Symbol & Pin Diagram
ຄ5. ນາຍ–ຂ້າໃຊ້ JK Flip-Flop
ຄ6. ວິທີການກະຕຸ້ນ JK Flip-Flop
ຄ7. JK Flip-Flop Timing Diagram
ຄ8. JK Flip-Flop ໃຊ້ NAND Gates
ຄ9. JK Flip-Flop ICs ທີ່ ໂດ່ ງດັງ
ຄ10. ການນໍາໃຊ້ JK Flip-Flops
ຄ11. JK Flip-Flop vs SR, D ແລະ T Flip-Flops ປຽບທຽບ
ຄ12. ການແກ້ໄຂບັນຫາແລະຄວາມຜິດພາດທົ່ວໄປໃນການອອກແບບ
ຄ13. ສະຫລຸບ
ຄ14. ຄໍາຖາມທີ່ຖາມເລື້ອຍໆ [FAQ]
ພາບລວມຂອງ JK Flip-Flop
JK flip-flop ແມ່ນຫມວດ logic sequential bistable ທີ່ເກັບຂໍ້ມູນຫນຶ່ງໂດຍໃຊ້ສອງສະພາບທີ່ຫມັ້ນຄົງ. ມັນມີສອງinput (J for Set, K for Reset), ສອງoutput (Q ແລະ Q′) ແລະ clock input (CLK). ທາງເລືອກ Preset (PR) ແລະ Clear (CLR) inputs ອະນຸຍາດໃຫ້ມີການຄວບຄຸມແບບ asynchronous.
JK flip-flops ສະຫນັບສະຫນູນສອງວິທີການດໍາເນີນງານ:
• Synchronous mode – ຜົນອອກປ່ຽນແປງພຽງແຕ່ເມື່ອໃສ່ໂມງເທົ່ານັ້ນ.
• Asynchronous mode – Preset ແລະ Clear override ໂມງແລະບັງຄັບໃຫ້ຜົນອອກປ່ຽນແປງທັນທີ.
ບໍ່ຄືກັບ SR flip-flop, JK flip-flop ຫຼີກລ່ຽງສະພາບທີ່ບໍ່ຖືກຕ້ອງ. ເມື່ອ J = K = 1, ມັນດໍາເນີນການປ່ຽນ, output ຈະເປີດທຸກໆ pulse ຂອງໂມງເນື່ອງຈາກການຕອບສະຫນອງພາຍໃນ.
JK Flip-Flop Truth Table ແລະ State Table
ຕາຕະລາງຄວາມຈິງ (with Asynchronous Inputs)
ຕາຕະລາງນີ້ສະແດງໃຫ້ເຫັນວິທີທີ່ຜົນອອກຕອບສະຫນອງຕໍ່ຂໍ້ມູນທີ່ກໍານົດໄວ້ແລະເງື່ອນໄຂທີ່ກໍານົດໄວ້ກ່ອນ / ແຈ່ມແຈ້ງ.
| PR | CLR | CLK | J | K | Q(n+1) | ການດໍາເນີນງານ |
|---|---|---|---|---|---|---|
| 0 | 1 | X | X | X | 1 | ຊຸດ Asynchronous |
| 1 | 0 | X | X | X | 0 | Asynchronous Reset |
| 1 | 1 | 0 | X | X | Qn | ບໍ່ມີການປ່ຽນແປງ |
| 1 | 1 | ↑ | 0 | 0 | Qn | ຈັບ |
| 1 | 1 | ↑ | 1 | 0 | 1 | ຊຸດ |
| 1 | 1 | ↑ | 0 | 1 | 0 | Reset |
| 1 | 1 | ↑ | 1 | 1 | Q̅n | Toggle |
ຕາຕະລາງສະພາບ (ຕາຕະລາງລັກສະນະ ແລະ ຕາຕະລາງຕື່ນເຕັ້ນ)
ຕາຕະລາງຄວາມຈິງສາມາດງ່າຍຂຶ້ນເປັນສອງຕາຕະລາງສະພາບສໍາຄັນທີ່ໃຊ້ໃນການອອກແບບແລະການວິເຄາະ.
ຕາຕະລາງຄຸນລັກສະນະ
ກໍານົດຜົນອອກຂອງສະພາວະຕໍ່ໄປໂດຍອີງໃສ່ຂໍ້ມູນແລະສະຖານະປະຈຸບັນ.
| J | K | Q(n) | Q(n+1) |
|---|---|---|---|
| 0 | 0 | Qn | Qn (ຈັບ) |
| 1 | 0 | Qn | 1 (ຊຸດ) |
| 0 | 1 | Qn | 0 (Reset) |
| 1 | 1 | Qn | Q̅n (Toggle) |
ຄຸນລັກສະນະ:
Q(n+1) = J· Q̅n + K̅· Qn
ຕາຕະລາງຕື່ນເຕັ້ນ
ກໍານົດຂໍ້ມູນທີ່ຈໍາເປັນ (J, K) ເພື່ອບັນລຸການປ່ຽນແປງສະເພາະເຈາະຈົງ.
| Q(n) | Q(n+1) | J | K |
|---|---|---|---|
| 0 | 0 | 0 | X |
| 0 | 1 | 1 | X |
| 1 | 0 | X | 1 |
| 1 | 1 | X | 0 |
(X = ບໍ່ສົນໃຈ)
Block Diagram ຂອງ JK Flip-Flop
Block diagram ຂອງ JK flip-flop ສະແດງໃຫ້ເຫັນວິທີທີ່ຂໍ້ມູນສໍາຄັນແລະການຕອບສະຫນອງພາຍໃນມີປະຕິກິລິຍາກັນເພື່ອຄວບຄຸມຜົນອອກຂອງມັນ. ຂໍ້ມູນ J ແລະ K ກໍານົດການກະທໍາ set ແລະ reset, ອະນຸຍາດໃຫ້ຜົນອອກເກັບຮັກສາຫຼືປ່ຽນສະພາບໂດຍອີງຕາມlogic input ສັນຍານ Clock (CLK) ປະສານ ງານ ເຫລົ່າ ນີ້ ເພື່ອ ວ່າ ການ ປ່ຽນ ແປງ ຈະ ເກີດ ຂຶ້ນ ພຽງ ແຕ່ ໃນ ການ ປ່ຽນ ແປງ ຂອງ ໂມງ ເທົ່າ ນັ້ນ, ເພື່ອ ໃຫ້ ແນ່ ໃຈ ວ່າ ເວລາ ທີ່ ຄາດ ການ ໄດ້ ໃນ ຫມວດ digital.
ນອກເຫນືອຈາກຂໍ້ມູນຕົ້ນຕໍເຫຼົ່ານີ້ແລ້ວ, JK flip-flop ອາດລວມເອົາຂໍ້ມູນການຄວບຄຸມແບບ asynchronous ເຊັ່ນ: Preset (PR) ແລະ Clear (CLR). ຂໍ້ມູນເຫຼົ່ານີ້ສາມາດບັງຄັບຜົນອອກໃຫ້ logic 1 ຫຼື logic 0 ໄດ້ທັນທີ ໂດຍບໍ່ຄໍານຶງເຖິງສະພາບໂມງ, ເຮັດໃຫ້ມັນເປັນປະໂຫຍດສໍາລັບການເລີ່ມຕົ້ນຫມວດ. ລັກສະນະເດັ່ນຂອງ JK flip-flop ແມ່ນເສັ້ນທາງຕອບສະຫນອງພາຍໃນຂອງມັນ, ບ່ອນທີ່ຜົນອອກຂອງກະແສ Q ຖືກສົ່ງກັບຄືນເຂົ້າໄປໃນເຄືອຂ່າຍ logic. ການຕອບສະຫນອງນີ້ເຮັດໃຫ້ການປັບປຸງເມື່ອທັງ J ແລະ K ຖືກກໍານົດເປັນ 1, ອະນຸຍາດໃຫ້ຜົນອອກປ່ຽນສະຖານະໃນແຕ່ລະໂມງ.
JK Flip-Flop Logic Symbol & Pin Diagram
ເຄື່ອງຫມາຍເຫດຜົນ
ເຄື່ອງຫມາຍ ທີ່ ມີ ເຫດຜົນ ເນັ້ນຫນັກ ວ່າ:
• ສອງຂໍ້ມູນ: J (Set) ແລະ K (Reset)
• One clock input with edge-trigger marker (ເຄື່ອງຫມາຍສາມຫລ່ຽມ, ສ່ວນຫຼາຍຈະມີ bubble ຖ້າເຮັດວຽກຕໍ່າ)
• ທາງເລືອກ asynchronous inputs: PR (Preset) ແລະ CLR (Clear)
• ສອງຜົນອອກ: Q ແລະ Q′ (ຕື່ມ)
Pin Diagram (ຕົວຢ່າງ: 74LS76 JK Flip-Flop IC)
ຮູບພາບ pin ສະແດງໃຫ້ເຫັນວິທີທີ່ JK flip-flops ຖືກນໍາໃຊ້ໃນແພັກເກດ IC ເຊັ່ນ DIP-14.
| Pin Number | ຊື່ Pin | ຄໍາອະທິບາຍ |
|---|---|---|
| 1 | CLR₁ | Asynchronous Clear (Active LOW) ສໍາລັບ Flip-Flop 1 |
| 2 | K₁ | Input K for Flip-Flop 1 |
| 3 | J₁ | Input J for Flip-Flop 1 |
| 4 | CLK₁ | Clock input for Flip-Flop 1 |
| 5 | PR₁ | Asynchronous Preset (Active LOW) ສໍາລັບ Flip-Flop 1 |
| 6 | Q₁ | Output Q ສໍາລັບ Flip-Flop 1 |
| 7 | GND | ພື້ນ |
| 8 | Q₂ | Output Q ສໍາລັບ Flip-Flop 2 |
| 9 | PR₂ | Asynchronous Preset (Active LOW) ສໍາລັບ Flip-Flop 2 |
| 10 | CLK₂ | Clock input for Flip-Flop 2 |
| 11 | J₂ | Input J for Flip-Flop 2 |
| 12 | K₂ | Input K for Flip-Flop 2 |
| 13 | CLR₂ | Asynchronous Clear (Active LOW) ສໍາລັບ Flip-Flop 2 |
| 14 | VCC | Positive Supply Voltage |
Master–Slave JK Flip-Flop
ການ ທ້າ ທາຍ ທົ່ວ ໄປ ໃນ JK flip-flops ແມ່ນ ເງື່ອນ ໄຂ ຂອງ ການ ແຂ່ງ ຂັນ, ຊຶ່ງ ເກີດ ຂຶ້ນ ເມື່ອ ທັງ ສອງ input ສູງ (J = K = 1) ແລະ pulse ຂອງ ໂມງ ຍັງ ສູງ ພໍ ທີ່ ຈະ ປ່ຽນ ແປງ ຊ້ໍາ ແລ້ວ ຊ້ໍາ ອີກ ພາຍ ໃນ ຫນຶ່ງ ວົງ ຈອນ. ສິ່ງນີ້ນໍາໄປສູ່ການປະພຶດທີ່ບໍ່ຫມັ້ນຄົງ.
ການຕັ້ງຄ່າ Master-Slave ເຮັດໃຫ້ແນ່ໃຈວ່າມີການປ່ຽນແປງຜົນອອກພຽງເທື່ອດຽວຕໍ່ໂມງແລະປ້ອງກັນການສັ່ນສະເທືອນທີ່ບໍ່ຕ້ອງການເຖິງແມ່ນວ່າ J = K = 1. ວິທີນີ້ຄວບຄຸມບັນຫາການແຂ່ງຂັນໂດຍການແບ່ງການດໍາເນີນງານອອກເປັນສອງຂັ້ນຕອນ: Master ຕອບສະຫນອງເມື່ອ CLK = HIGH ແລະ Slave update ເມື່ອ CLK = LOW.
ສໍາລັບວິທີການຄວບຄຸມໂມງທີ່ກ້າວຫນ້າເຊິ່ງປ້ອງກັນການແຂ່ງຂັນນໍາອີກ ໃຫ້ເບິ່ງພາກທີ 9 (ວິທີການກະຕຸ້ນ).
ວິທີການກະຕຸ້ນ JK Flip-Flop
JK flip-flop ໂດຍກົງໂດຍໃຊ້ໂມງທີ່ກະຕຸ້ນລະດັບສາມາດປະສົບກັບບັນຫາທີ່ເອີ້ນວ່າ race-around, ຊຶ່ງເກີດຂຶ້ນເມື່ອ J = K = 1 ໃນຂະນະທີ່ໂມງຍັງສູງພໍທີ່ຜົນອອກຈະປ່ຽນແປງຊໍ້າແລ້ວຊໍ້າອີກພາຍໃນ pulse ໂມງດຽວ. ສິ່ງນີ້ນໍາໄປສູ່ການດໍາເນີນງານທີ່ບໍ່ຫມັ້ນຄົງ.
ເພື່ອກໍາຈັດບັນຫານີ້, ມີການໃຊ້ວິທີການກະຕຸ້ນສອງຢ່າງ:
| ປະເພດ Trigger | ຄໍາອະທິບາຍ | ການ ປ້ອງ ກັນ ການ ແຂ່ງ ຂັນ | ການໃຊ້ |
|---|---|---|---|
| ນາຍ–ຂ້າໃຊ້ JK | ສອງ ລັກ ຕິດ ຕໍ່ ກັນ; Master active on HIGH clock, Slave on LOW | ຈໍາກັດການປ່ຽນເປັນຫນຶ່ງຄັ້ງຕໍ່ວົງຈອນ | ຫມວດການສຶກສາ, ຄວາມໄວພໍສົມຄວນ |
| Edge-Triggered JK | ຈັບຂໍ້ມູນພຽງແຕ່ໃນ ↑ ຫຼື ↓ clock edge | ກໍາຈັດການແຂ່ງຂັນຢ່າງເຕັມທີ | ລະບົບ synchronous ທີ່ທັນສະໄຫມ |
ຕາຕະລາງພຶດຕິກໍາຂອງຂອບເຂດໂມງ
| ຂອບ ໂມງ | J | K | Q(n+1) |
|---|---|---|---|
| ບໍ່ມີຂອບເຂດ | X | X | Qn (ຈັບ) |
| ↑ ຫຼື ↓ | 0 | 0 | Qn |
| ↑ ຫຼື ↓ | 1 | 0 | 1 (ຊຸດ) |
| ↑ ຫຼື ↓ | 0 | 1 | 0 (Reset) |
| ↑ ຫຼື ↓ | 1 | 1 | Q̅n (Toggle) |
Edge-triggered JK flip-flops ຄວບ ຄຸມ ການ ອອກ ແບບ digital ທີ່ ໃຊ້ ການ ໄດ້ ເພາະ ມັນ ໃຫ້ ແນ່ ໃຈ ວ່າ ການ ປ່ຽນ ແປງ ທີ່ ສະອາດ ແລະ ສອດຄ່ອງ ກັບ ໂຄງ ຮ່າງ ຂອງ ໂມງ synchronous.
JK Flip-Flop Timing Diagram
ຕາຕະລາງເວລາສະແດງໃຫ້ເຫັນວ່າຜົນອອກຂອງ JK flip-flop ປ່ຽນແປງແນວໃດໃນການຕອບສະຫນອງຕໍ່ການປ່ຽນແປງຂອງໂມງ (CLK) ແລະ ສັນຍານอินพุต (J ແລະ K) ເມື່ອເວລາຜ່ານໄປ. ມັນເປັນເຄື່ອງມືທີ່ມີຄຸນຄ່າໃນການເຂົ້າໃຈພຶດຕິກໍາຂອງ flip-flop ໃນຫມວດ synchronous.
ໃນລະຫວ່າງແຕ່ລະຂອບເຂດຂອງໂມງທີ່ເຂັ້ມແຂງ (ໂດຍທົ່ວໄປແມ່ນຂອບເຂດທີ່ລຸກຂຶ້ນ, ↑), flip-flop ຈະເອົາຕົວຢ່າງຂອງຂໍ້ມູນແລະປັບປຸງຜົນອອກ Q ຕາມກົດດັ່ງຕໍ່ໄປນີ້:
• J = 0, K = 0 → Hold state (ຜົນຜະລິດຍັງບໍ່ປ່ຽນແປງ)
• J = 1, K = 0 → Set (Q ກາຍເປັນ 1)
• J = 0, K = 1 → Reset (Q ກາຍເປັນ 0)
• J = 1, K = 1 → Toggle (Q ປ່ຽນເປັນຄ່າກົງກັນຂ້າມ)
ຕາຕະລາງເວລາ JK flip-flop ທົ່ວໄປລວມມີ:
• Clock waveform (CLK) – ກໍານົດເວລາທີ່ເກີດການປັບປຸງຜົນຜະລິດ
• ສັນຍານอินพุต (J ແລະ K) – ສະແດງສະພາບການເຂົ້າເມື່ອເວລາຜ່ານໄປ
• ສັນຍານອອກອອກ(Q ແລະ Q′) – ສະແດງການປ່ຽນແປງສະພາບຢ່າງຊັດເຈນໂດຍອີງໃສ່ຂໍ້ມູນແລະໂມງ
ແຜນນີ້ຊ່ວຍສະແດງໃຫ້ເຫັນລໍາດັບຂອງການປ່ຽນແປງສະພາບ, ເຮັດໃຫ້ງ່າຍຂຶ້ນໃນການວິເຄາະບັນຫາເວລາ, ກວດສອບພຶດຕິກໍາທີ່ສອດຄ່ອງກັນ, ແລະ ເຂົ້າໃຈການຕັ້ງຄ່າ ແລະ ກໍານົດເວລາໃນການອອກແບບ digital.
JK Flip-Flop ໃຊ້ NAND Gates
JK flip-flop ສາມາດສ້າງໄດ້ໂດຍໃຊ້ປະຕູ NAND ພື້ນຖານ ເຊິ່ງເປີດເຜີຍວ່າອຸປະກອນເຮັດວຽກພາຍໃນໃນລະດັບປະຕູແນວໃດ. ການນໍາໃຊ້ນີ້ຖືກໃຊ້ທົ່ວໄປໃນການສຶກສາ logic digital ເພາະມັນສະແດງໃຫ້ເຫັນວ່າການຕອບສະຫນອງແລະການຄວບຄຸມໂມງເຮັດວຽກແນວໃດເພື່ອສ້າງຫມວດຕາມລໍາດັບທີ່ຫມັ້ນຄົງ.
ເຫດຜົນພາຍໃນຖືກສ້າງຂຶ້ນໂດຍໃຊ້:
• ປະຕູ NAND ສອງປະຕູ cross-coupled ທີ່ປະກອບເປັນລັກສະນະພື້ນຖານ bistable.
• ປະຕູ NAND ເພີ່ມເຕີມສອງປະຕູ ເພື່ອດໍາເນີນການຂໍ້ມູນ J ແລະ K ພ້ອມກັບການຕອບສະຫນອງຜົນອອກທີ່ຜ່ານມາ.
• ປະຕູ NAND ທີ່ຄວບຄຸມໂມງທີ່ສາມາດປ່ຽນສະພາບໄດ້ສະເພາະເມື່ອສັນຍານໂມງເຮັດວຽກ, ເຮັດໃຫ້ແນ່ໃຈວ່າການດໍາເນີນງານແບບດຽວກັນ.
ພຶດຕິກໍາທີ່ເຮັດຫນ້າທີ່
• Feedback logic ປ້ອງກັນສະພາບທີ່ບໍ່ຖືກຕ້ອງ – ບໍ່ຄືກັບ SR latch, ການຕັ້ງຄ່າ JK ຈັດການກັບການປະສົມຂໍ້ມູນທັງຫມົດຢ່າງປອດໄພ.
• Toggle action for J = K = 1 - Internal feedback ປ່ຽນ ສະພາບ output ໃນ ແຕ່ ລະ pulse clock ທີ່ ມີ ປະສິດທິພາບ.
• ການດໍາເນີນງານ synchronous – clock input ເຮັດໃຫ້ແນ່ໃຈວ່າຜົນອອກຈະປ່ຽນແປງໃນເວລາທີ່ກໍານົດໄວ້ເທົ່ານັ້ນ, ອະນຸຍາດໃຫ້ມີການລວມເຂົ້າກັບຫມວດ logic ອື່ນໆ.
ໂຄງສ້າງລະດັບປະຕູນີ້ຊ່ວຍອະທິບາຍວ່າເປັນຫຍັງ JK flip-flop ຈຶ່ງຖືວ່າເປັນທີ່ຮູ້ຈັກກັນທົ່ວໄປແລະໄວ້ວາງໃຈໄດ້. ເຖິງ ຢ່າງ ໃດ ກໍ ຕາມ, ເນື່ອງ ຈາກ ໂຄງ ຮ່າງ ທີ່ ສັບ ຊ້ອນ ແລະ ການ ຊັກ ຊ້າ ໃນ ການ ແຜ່ ຂະຫຍາຍ, ລະບົບ digital ທີ່ ໃຊ້ ການ ໄດ້ ທົ່ວ ໄປ ຈະ ໃຊ້ JK flip-flops ຫລື IC ທີ່ ຮວມ ເຂົ້າກັນ ແທນ ທີ່ ຈະ ສ້າງ ມັນ ຈາກ ປະຕູ ທີ່ ແຕກ ຕ່າງ ກັນ.
ໃນ ຂະນະ ທີ່ JK flip-flop ລະດັບ ປະຕູ ອະທິບາຍ ເຖິງ ເຫດຜົນ ພາຍ ໃນ, ລະບົບ digital ທີ່ ໃຊ້ ການ ໄດ້ ຕ້ອງ ກ່າວ ເຖິງ ບັນຫາ ເລື່ອງ ເວລາ ເຊັ່ນ ການ ແຂ່ງຂັນ. ສິ່ງນີ້ນໍາໄປສູ່ເຕັກນິກການກະຕຸ້ນທີ່ດີຂຶ້ນເຊິ່ງຈະພິຈາລະນາຕໍ່ໄປ.
JK Flip-Flop ICs ທີ່ ໂດ່ ງດັງ
JK flip-flops ມີໃຫ້ເປັນຫມວດປະກອບ (ICs) ທັງໃນຄອບຄົວ TTL (Transistor–Transistor Logic) ແລະ CMOS. IC ເຫຼົ່ານີ້ມັກໃຊ້ໃນໂຕະ, ແບ່ງປັນຄວາມໄວ, ຈົດທະບຽນການປ່ຽນແປງ ແລະ ຫມວດຄວບຄຸມຄວາມຊົງຈໍາ.
| ເລກ IC | ຄອບຄົວ Logic | ຄໍາອະທິບາຍ |
|---|---|---|
| 74LS73 | TTL | Dual JK flip-flop with asynchronous Clear; ໃຊ້ໃນໂປຣແກຣມພື້ນຖານ sequential logic |
| 74LS76 | TTL | Dual JK flip-flop with asynchronous Preset and Clear; ອະນຸຍາດໃຫ້ມີການຄວບຄຸມສະພາວະທໍາອິດຈາກພາຍນອກ |
| 74LS107 | TTL | Dual JK flip-flop with active-low Clear and toggle capability; ເຫມາະສົມສໍາລັບໂຕະແບ່ງໂດຍ 2 |
| CD4027B | CMOS | Dual JK flip-flop with Set and Reset; ສະເຫນີການໃຊ້ພະລັງງານຕໍ່າ ແລະ ຂອບເຂດแรงดันທີ່ກວ້າງຂວາງ |
ການນໍາໃຊ້ JK Flip-Flops
JK flip-flops ຖືກໃຊ້ຢ່າງກວ້າງຂວາງເພາະມັນສາມາດເຮັດຫນ້າທີ່ເປັນສ່ວນປະກອບຂອງຄວາມຊົງຈໍາ, ອຸປະກອນປ່ຽນແປງ, ແລະ synchronous counters. ການນໍາໃຊ້ທົ່ວໄປລວມເຖິງ:
• Frequency Division and Counters – ແບ່ງຄວາມໄວຂອງໂມງດ້ວຍ 2 ໃນ toggle mode
• Shift Registers – ໃຊ້ໃນການປ່ຽນຂໍ້ມູນແບບ serial-parallel
• State Machines (FSMs) – ຄວບຄຸມລໍາດັບການຄວບຄຸມໃນລະບົບ digital
• Signal Conditioning – Debouncing mechanical switches
• Clock Pulse Shaping – ສ້າງສັນຍານຄື້ນສີ່ຫຼ່ຽມ
JK Flip-Flop vs SR, D ແລະ T Flip-Flops ປຽບທຽບ
| ລັກສະນະ | JK Flip-Flop | SR Flip-Flop | D Flip-Flop | T Flip-Flop |
|---|---|---|---|---|
| ຂໍ້ມູນ | J, K | S, R | D | T |
| ສະພາວະທີ່ບໍ່ຖືກຕ້ອງ | ບໍ່ມີ | S=R=1 ບໍ່ຖືກຕ້ອງ | ບໍ່ມີ | ບໍ່ມີ |
| ຮູບແບບການດໍາເນີນງານ | Set, Reset, Toggle | ຕັ້ງ, Reset | ການຖ່າຍທອດຂໍ້ມູນ | Toggle ເທົ່ານັ້ນ |
| ກໍລະນີໃຊ້ | ໂຕະ, ຈົດທະບຽນ | ລັກງ່າຍໆ | ຄວາມຊົງຈໍາ, ຈົດທະບຽນການປ່ຽນແປງ | ໂຕະ |
| ຄວາມສະຫຼັບຊັບຊ້ອນ | ພໍ ສົມ ຄວນ | ງ່າຍໆ | ງ່າຍໆ | ງ່າຍໆ |
| ການສະຫນັບສະຫນູນ Edge Triggering | ແມ່ນ | ແມ່ນ | ແມ່ນ | ແມ່ນ |
JK flip-flop ແມ່ນ ງ່າຍ ທີ່ ສຸດ ໃນ ບັນ ດາ flip-flop ທັງ ຫມົດ. ມັນສາມາດจําลองຫນ້າທີ່ຂອງ SR, D ແລະ T flip-flops ແລະຖືກນໍາໃຊ້ຢ່າງກວ້າງຂວາງໃນໂຕະແລະຫມວດຄວບຄຸມຄອມພິວເຕີ.
ການແກ້ໄຂບັນຫາແລະຄວາມຜິດພາດທົ່ວໄປໃນການອອກແບບ
| ປະເດັນທົ່ວໄປ | ຄໍາອະທິບາຍ | ການແກ້ໄຂ |
|---|---|---|
| Clock synchronization error | flip-flops ຫລາຍໆ flip-flops ທີ່ໃຊ້ໂມງທີ່ບໍ່ສອດຄ່ອງກັນເຮັດໃຫ້ເວລາບໍ່ສອດຄ່ອງກັນ | ໃຊ້ແຫຼ່ງຂໍ້ມູນ global clock ດຽວ** |
| ສຽງ input ຫຼື switch bounce | input ຫຼື switch ເຄື່ອງຈັກເຮັດໃຫ້ເກີດການກະຕຸ້ນທີ່ບໍ່ຖືກຕ້ອງ | ເພີ່ມຫມວດ debouncing ຫຼື ເຄື່ອງຕອງ RC |
| Floating Preset/Clear (PR/CLR) pins | input asynchronous ທີ່ບໍ່ເຊື່ອມຕໍ່ເຮັດໃຫ້ເກີດຜົນອອກທີ່ຄາດການບໍ່ໄດ້ | ຜູກມັດ PR/CLR ທີ່ບໍ່ໄດ້ໃຊ້ກັບລະດັບ logic ທີ່ກໍານົດໄວ້ |
| ການລະເມີດເວລາຕັ້ງແລະຢັບຢັ້ງ | ການ ປ່ຽນ J / K ໃກ້ ກັບ ການ ປ່ຽນ ແປງ ໂມງ ເກີນ ໄປ ຈະ ນໍາ ໄປ ສູ່ ຄວາມ ຫມັ້ນຄົງ | ຮັກສາຂໍ້ມູນໃຫ້ຫມັ້ນຄົງກ່ອນແລະຫຼັງຈາກຂອບໂມງ |
ການສະຫລຸບ
JK flip-flop ຍັງເປັນອຸປະກອນທີ່ສາມາດໃຊ້ໄດ້ແລະໄວ້ວາງໃຈໄດ້ໃນລະບົບຄອມພິວເຕີທີ່ທັນສະໄຫມ ເນື່ອງຈາກຄວາມສາມາດຂອງມັນໃນການປ່ຽນສະພາບແລະຈັດການກັບການດໍາເນີນງານແບບ synchronous ແລະ asynchronous. ບໍ່ວ່າຈະໃຊ້ປະຕູ logic ຫຼື ຫມວດປະກອບເຂົ້າກັນ, ມັນຖືກໃຊ້ໃນ counters, registers ແລະ circuit ຄວບຄຸມ. ການເຂົ້າໃຈພຶດຕິກໍາແລະເວລາຂອງມັນຊ່ວຍເຈົ້າອອກແບບໂປຣແກຣມຕາມລໍາດັບທີ່ຫມັ້ນຄົງແລະມີປະສິດທິພາບ.
ຄໍາຖາມທີ່ຖາມເລື້ອຍໆ [FAQ]
ເປັນຫຍັງ JK flip-flop ຈຶ່ງຖືກເອີ້ນວ່າ "universal flip-flop"?
JK flip-flop ຖືກເອີ້ນວ່າ universal flip-flop ເພາະມັນສາມາດເຮັດຫນ້າທີ່ຂອງ SR, D ແລະ T flip-flops ໂດຍພຽງແຕ່ຕັ້ງຄ່າ J ແລະ K input ຂອງມັນ. ສິ່ງນີ້ເຮັດໃຫ້ມັນສາມາດປັບປ່ຽນໄດ້ສໍາລັບການນໍາໃຊ້ logic ຕາມລໍາດັບຕ່າງໆ.
ຄວາມແຕກຕ່າງຫຼັກລະຫວ່າງ JK flip-flops ທີ່ກະຕຸ້ນລະດັບແລະຂອບເຂດແມ່ນຫຍັງ?
JK flip-flop ທີ່ກະຕຸ້ນລະດັບຕອບສະຫນອງຕໍ່ລະດັບສູງຫຼືຕໍ່າທັງຫມົດຂອງໂມງ, ໃນຂະນະທີ່ JK flip-flop ທີ່ກະຕຸ້ນຂອບເຂດຈະປັບປຸງຜົນອອກຂອງມັນພຽງແຕ່ໃນຂອບເຂດທີ່ຂຶ້ນຫຼືລົງເທົ່ານັ້ນ, ປ້ອງກັນບັນຫາການແຂ່ງຂັນ.
ທ່ານ ຈະ ປ່ຽນ JK flip-flop ເປັນ D flip-flop ໄດ້ ແນວ ໃດ?
JK flip-flop ສາມາດເຮັດວຽກໄດ້ຄືກັບ D flip-flop ໂດຍການເຊື່ອມຕໍ່ J = D ແລະ K = D′. ສິ່ງນີ້ບັງຄັບໃຫ້ຜົນອອກຕິດຕາມຂໍ້ມູນ, ຮຽນແບບພຶດຕິກໍາການຖ່າຍທອດຂໍ້ມູນຂອງ D flip-flop.
ອັນໃດເຮັດໃຫ້ເກີດຄວາມຫມັ້ນຄົງໃນເກີບ JK?
Metastability ເກີດຂຶ້ນເມື່ອຂໍ້ມູນ J ແລະ K ປ່ຽນແປງໃກ້ກັບການປ່ຽນແປງຂອງໂມງ, ລະເມີດເວລາການຈັດຕັ້ງຫຼືການຢັບຢັ້ງ. ສິ່ງນີ້ອາດເຮັດໃຫ້ເກີດສະພາບຜົນອອກທີ່ຄາດການບໍ່ໄດ້ຫຼືສັ່ນສະເທືອນ.
JK flip-flops ສາມາດໃຊ້ສໍາລັບການແບ່ງความถี่ໄດ້ບໍ?
ແມ່ນແລ້ວ. ເມື່ອທັງສອງ input J ແລະ K ຜູກມັດ HIGH (J = K = 1), JK flip-flop ຈະປ່ຽນຜົນອອກຂອງມັນໃນທຸກໆ pulse ໂມງ. ສິ່ງນີ້ແບ່ງຄວາມໄວຂອງໂມງດ້ວຍ 2 ເຮັດໃຫ້ມັນເປັນປະໂຫຍດໃນຕົວເລກຄອມພິວເຕີແລະເຄື່ອງແບ່ງความถี่.