ຕັ້ງແລະຮັກສາເວລາໃນຫມວດ digital

ຫມວດ digital ແມ່ນ ຂຶ້ນ ຢູ່ ກັບ ເວ ລາ ທີ່ ແຫນ້ນ ຫນາ ໃນ ທຸກ ຂອບ ເຂດ. ເວລາຕັ້ງຄ່າແລະເວລາເກັບກໍາຂໍ້ມູນຕ້ອງຫມັ້ນຄົງກ່ອນແລະຫຼັງຈາກເວລາດົນປານໃດ ດັ່ງນັ້ນ flip-flops ຈະເກັບຄ່າທີ່ຖືກຕ້ອງແລະຫຼີກລ່ຽງຄວາມຫມັ້ນຄົງ. ບົດຄວາມນີ້ອະທິບາຍຄວາມຫມາຍ, ສາເຫດຂອງການລະເມີດ, ເສັ້ນທາງການຈົດທະບຽນຕໍ່ຈົດທະບຽນ, ຜົນກະທົບຂອງການວາງແຜນ PCB ແລະ ວິທີທີ່ໃຊ້ການໄດ້ໃນການແກ້ໄຂບັນຫາເວລາຢ່າງລະອຽດ.

ຄ1. ພາບລວມຂອງການຕັ້ງຄ່າແລະເວລາຢັບຢັ້ງ

ຄ2. ຕັ້ງແລະຮັກສາເວລາໃນຫມວດ digital ທົ່ວໄປ

ຄ3. ຄວາມຫມາຍຂອງເວລາຕັ້ງໃນເວລາ Digital

ຄ4. ການກໍານົດເວລາ ແລະ ຜົນກະທົບຕໍ່ການເກັບກໍາຂໍ້ມູນ

ຄ5. ຄວາມແຕກຕ່າງລະຫວ່າງເວລາຕັ້ງຄ່າ ແລະ ເວລາຢັບຢັ້ງ

ຄ6. ສາເຫດທົ່ວໄປຂອງການລະເມີດການຕັ້ງຄ່າ ແລະ ການຢັບຢັ້ງເວລາ

ຄ7. ຜົນກະທົບຂອງການລະເມີດການຕັ້ງຄ່າ ແລະ ການຢັ້ງຢືນ

ຄ8. ວິທີທີ່ກໍານົດຄ່າເວລາຕັ້ງຄ່າ ແລະ ການຢັບຢັ້ງ

ຄ9. ຕັ້ງ ແລະ ຢຸດ ເວລາ ໃນ ເສັ້ນທາງ register-to-register

ຄ10. ການສອດຄ່ອງກັບໄລຍະຍາວຂອງຮອຍ PCB ແລະ ການຕັ້ງຄ່າ / ການຢັບຢັ້ງເວລາ

ຄ11. ການແກ້ໄຂການລະເມີດເວລາການຕັ້ງຄ່າໃນລະບົບຄອມພິວເຕີ

ຄ12. ການແກ້ໄຂການລະເມີດເວລາຢັ້ງຢືນໃນລະບົບ digital

ຄ13. ສະຫລຸບ

ຄ14. ຄໍາຖາມທີ່ຖາມເລື້ອຍໆ [FAQ]

ພາບລວມຂອງການຈັດຕັ້ງແລະເວລາຢັບຢັ້ງ

ຫມວດ digital ແລ່ນ ຢູ່ ໃນ ໂມງ, ແລະ ທຸກ ສ່ວນ ນ້ອຍໆ ຂອງ ເວລາ ອ້ອມ ຮອບ ແຕ່ ລະ ໂມງ ກໍ ສໍາຄັນ. ໃນ ລະບົບ synchronous, ຂໍ້ ມູນ ຈະ ຖືກ ຍ້າຍ ແລະ ຈັບ ໂດຍ ອີງ ຕາມ ສັນຍານ ໂມງ ນັ້ນ. ສັນຍານ ທີ່ ແທ້ ຈິງ ຈະ ບໍ່ ປ່ຽນ ແປງ ທັນທີ, ແລະ ຂອບ ເຂດ ຂອງ ໂມງ ກໍ ມີ ຄວາມ ຄ້ອຍ ຈໍາກັດ. ສາຍ, ປະຕູ logic ແລະ ການ ຊັກ ຊ້າ ຂອງ ອຸປະກອນ ພາຍ ໃນ ທັງ ຫມົດ ຈະ ເພີ່ມ ການ ປ່ຽນ ເວລາ.

ເພື່ອ ຮັກສາ ການ ຈັບ ຂໍ້ ມູນ ໃຫ້ ປອດ ໄພ, ມີ ປ່ອງຢ້ຽມ ນ້ອຍໆ ຢູ່ ອ້ອມ ຮອບ ແຕ່ ລະ ຂອບ ເຂດ ຂອງ ໂມງ ບ່ອນ ທີ່ input ຕ້ອງ ຫມັ້ນຄົງ. ເວລາຕັ້ງຄ່າແລະເວລາຢັບຢັ້ງກໍານົດປ່ອງຢ້ຽມນີ້ເພື່ອວ່າ flip-flops ຈະສາມາດຕົວຢ່າງຂໍ້ມູນໄດ້ຢ່າງຖືກຕ້ອງແລະຫຼີກລ່ຽງຄວາມຜິດພາດທີ່ບັງເອີນຫຼືຜົນອອກທີ່ບໍ່ຫມັ້ນຄົງ.

ຕັ້ງຄ່າແລະຮັກສາເວລາໃນຫມວດ digital ທົ່ວໄປ

• Flip-flops ພາຍໃນ CPU, FPGA, ASIC ແລະ microcontrollers

• Source-synchronous interface ບ່ອນທີ່ໂມງແລະຂໍ້ມູນເດີນທາງນໍາກັນ

• ລົດເມຂອບເຂດເຊັ່ນ SPI, I²C ແລະ ລົດເມຄວາມຊົງຈໍາຄຽງຄູ່

• ADC (analog-to-digital converter) ແລະ DAC (digital-to-analog converter) interface

• ການເຊື່ອມຕໍ່ສື່ສານທາງດ້ານຄອມພິວເຕີທີ່ມີຄວາມໄວສູງ

ຄວາມຫມາຍຂອງເວລາຕັ້ງໃນເວລາ Digital

ເວລາຕັ້ງຄ່າ (Tsetup) ແມ່ນເວລາຕ່ໍາທີ່ສຸດທີ່ຂໍ້ມູນເຂົ້າຕ້ອງຫມັ້ນຄົງກ່ອນຂອບເຂດໂມງທີ່ເຮັດວຽກ. ໃນໄລຍະນີ້, ຂໍ້ມູນທີ່ສະເຫນີໃນ flip-flop input ບໍ່ຄວນປ່ຽນແປງ, ອະນຸຍາດໃຫ້ຫມວດຕົວຢ່າງພາຍໃນສາມາດກໍານົດລະດັບ logic ທີ່ຂອບເຂດໂມງໄດ້.

ກໍານົດເວລາ ແລະ ຜົນກະທົບຕໍ່ການເກັບກໍາຂໍ້ມູນ

Hold time (Thold) ແມ່ນເວລາຕ່ໍາທີ່ສຸດທີ່ຂໍ້ມູນຂໍ້ມູນຕ້ອງຫມັ້ນຄົງຫຼັງຈາກຂອບເຂດໂມງທີ່ດໍາເນີນຢູ່. ເຖິງ ແມ່ນ ວ່າ ຂໍ້ ມູນ ຈະ ຖືກ ເອົາ ຕົວຢ່າງ ໃນ ເວລາ ປ່ຽນ ແປງ, ແຕ່ flip-flop ຕ້ອງ ໃຊ້ ເວລາ ສັ້ນໆ ຕື່ມ ອີກ ເພື່ອ ເຮັດ ໃຫ້ ຂັ້ນຕອນ ການ ຈັບ ສໍາ ເລັດ. ການຮັກສາຄວາມຫມັ້ນຄົງຂອງຂໍ້ມູນໃນໄລຍະເວລານີ້ເຮັດໃຫ້ແນ່ໃຈວ່າຄ່າທີ່ເກັບໄວ້ຖືກຕ້ອງແລະຍັງໃຊ້ໄດ້ສໍາລັບຂັ້ນຕອນຕໍ່ໆໄປ.

ຄວາມແຕກຕ່າງລະຫວ່າງເວລາຕັ້ງຄ່າ ແລະ ເວລາຢັບຢັ້ງ

ສາເຫດທົ່ວໄປຂອງການລະເມີດເວລາການຈັດຕັ້ງແລະການຢັບຢັ້ງ

• Clock skew – ສັນຍານໂມງໄປເຖິງພາກສ່ວນຕ່າງໆຂອງຫມວດໃນເວລາທີ່ແຕກຕ່າງກັນຫນ້ອຍຫນຶ່ງ.

• Clock jitter – ການປ່ຽນແປງເລັກໆນ້ອຍໆທີ່ບັງເອີນໃນເວລາທີ່ແນ່ນອນຂອງຂອບເຂດໂມງ.

• ເສັ້ນທາງ logic ປະສົມ ຍາວ - ຂໍ້ ມູນ ໃຊ້ ເວລາ ດົນ ເກີນ ໄປ ທີ່ ຈະ ເດີນທາງ ຜ່ານ ປະຕູ logic ກ່ອນ ຈະ ໄປ ເຖິງ flip-flop.

• ຄວາມຍາວຂອງຮອຍ PCB ທີ່ບໍ່ເທົ່າກັນ – ສັນຍານເດີນທາງໃນໄລຍະທາງທີ່ແຕກຕ່າງກັນ, ດັ່ງນັ້ນບາງສັນຍານຈະມາເຖິງໄວຫຼືຊ້າກວ່າຄົນອື່ນ.

• ສັນຍານດັງແລະເວລາລຸກຊ້າ – ຄຸນນະພາບຂອງສັນຍານບໍ່ດີຫຼືການປ່ຽນແປງທີ່ຊ້າໆເຮັດໃຫ້ຍາກທີ່ຈະກວດສອບລະດັບເຫດຜົນທີ່ຊັດເຈນ.

• ການປ່ຽນແປງຂອງອຸນຫະພູມແລະแรงดัน – ການປ່ຽນແປງຂອງອຸນຫະພູມຫຼືแรงดันສົ່ງຜົນກະທົບຕໍ່ຄວາມໄວຂອງສັນຍານແລະຂອບເຂດເວລາ.

ຜົນກະທົບຂອງການລະເມີດການຕັ້ງຄ່າ ແລະ ການຢັບຢັ້ງເວລາ

ເມື່ອບໍ່ບັນລຸເວລາການຕັ້ງຄ່າຫຼືການຢັບຢັ້ງ, flip-flop ອາດບໍ່ສາມາດຕັດສິນໃຈໄດ້ວ່າສັນຍານສູງຫຼືຕໍ່າທີ່ຂອບເຂດໂມງ. ມັນສາມາດເຂົ້າສູ່ສະພາບທີ່ບໍ່ຫມັ້ນຄົງທີ່ເອີ້ນວ່າ metastability, ບ່ອນທີ່ຜົນອອກຕ້ອງໃຊ້ເວລາເພີ່ມເຕີມເພື່ອຕົກລົງແລະອາດນັ່ງຢູ່ລະຫວ່າງລະດັບlogic ທີ່ຖືກຕ້ອງ. ພຶດຕິກໍາທີ່ບໍ່ຫມັ້ນຄົງນີ້ສາມາດແຜ່ຂະຫຍາຍໄປທົ່ວຫມວດແລະນໍາໄປສູ່ບັນຫາຮ້າຍແຮງເຊັ່ນ:

• ຄວາມຜິດພາດຂອງບິດບັງເອີນ

• ລະບົບພັງທະລາຍ ຫຼື reset

• ພຶດຕິກໍາຂອງຫມວດທີ່ຄາດການບໍ່ໄດ້

• ຄວາມລົ້ມເຫລວທີ່ບໍ່ຄ່ອຍເກີດຂຶ້ນເຊິ່ງຍາກທີ່ຈະຕິດຕາມໄດ້

ວິທີທີ່ກໍານົດຄ່າການຕັ້ງຄ່າແລະເວລາຢັບຢັ້ງ

ເວລາການຕັ້ງແລະການຢັບຢັ້ງຖືກວັດແທກແລະກໍານົດໃນລະຫວ່າງການທົດສອບຂອງຊິບ. ອຸປະກອນນີ້ຖືກກວດສອບພາຍໃຕ້ເງື່ອນໄຂທີ່ຄວບຄຸມເພື່ອຊອກຫາຂອບເຂດເວລາທີ່ນ້ອຍທີ່ສຸດເຊິ່ງຍັງອະນຸຍາດໃຫ້ມັນເຮັດວຽກໄດ້ຢ່າງຖືກຕ້ອງກັບໂມງ. ຂໍ້ຈໍາກັດເວລາເຫຼົ່ານີ້ຂຶ້ນຢູ່ກັບສິ່ງຕ່າງໆເຊັ່ນ ຂະບວນການ semiconductor, voltage supply, ຂອບເຂດອຸນຫະພູມ ແລະ ພາລະຫນັກໃນຜົນຜະລິດ. ເພາະປັດໄຈເຫຼົ່ານີ້ປ່ຽນແປງຈາກອຸປະກອນຫນຶ່ງໄປອີກອຸປະກອນຫນຶ່ງ, ຄ່າການຕັ້ງຄ່າທີ່ແນ່ນອນແລະເວລາຢັບຢັ້ງຈະຖືກບັນທຶກໄວ້ໃນໃບຂໍ້ມູນແລະຄວນກວດເບິ່ງຢູ່ທີ່ນັ້ນສະເຫມີ.

ຕັ້ງ ແລະ ຢຸດ ເວລາ ໃນ ເສັ້ນທາງ register-to-register

ການສອດຄ່ອງກັບຄວາມຍາວຂອງເສັ້ນທາງ PCB ແລະ ການຕັ້ງຄ່າ / ການຢັບຢັ້ງເວລາ

ການສົມທຽບຄວາມຍາວຂອງ PCB ມັກຈະໃຊ້ເພື່ອຫລຸດຜ່ອນຄວາມແຕກຕ່າງລະຫວ່າງເວລາລະຫວ່າງສັນຍານໂມງແລະຂໍ້ມູນ ໂດຍສະເພາະໃນການອອກແບບ digital ທີ່ມີຄວາມໄວສູງ. ການສອດຄ່ອງກັບຄວາມຍາວຂອງຮອຍສາມາດຊ່ວຍຫລຸດຜ່ອນຄວາມບິດເບືອນໄດ້, ແຕ່ມັນບໍ່ຮັບປະກັນວ່າຂໍ້ຮຽກຮ້ອງຂອງການຈັດຕັ້ງແລະເວລາຢັບຢັ້ງຈະບັນລຸໄດ້.

ການແຜ່ສັນຍານໃນຮ່ອງຮອຍ PCB ແມ່ນໄວຫຼາຍ, ດັ່ງນັ້ນການສ້າງການຊັກຊ້າທີ່ມີຄວາມຫມາຍຜ່ານການເດີນທາງເທົ່ານັ້ນມັກຈະຕ້ອງໃຊ້ຮອຍທີ່ຍາວນານ. ນອກຈາກນັ້ນ, ຜົນກະທົບຄວາມຊື່ສັດຂອງສັນຍານເຊັ່ນ ສຽງດັງ, impedance ບໍ່ສອດຄ່ອງ ແລະ ການປ່ຽນແປງຂອບເຂດທີ່ຊ້າໆສາມາດຫລຸດປ່ອງຢ້ຽມຂອງຕົວຢ່າງທີ່ຖືກຕ້ອງຢູ່ອ້ອມຂ້າງໂມງ, ເຖິງແມ່ນວ່າຄວາມຍາວຂອງຮອຍຈະສອດຄ່ອງກັນຢ່າງໃກ້ຊິດ.

ເນື່ອງຈາກຂໍ້ຈໍາກັດເຫຼົ່ານີ້, ການຕັ້ງຄ່າ ແລະ ເວລາການຢັບຢັ້ງຕ້ອງຖືກກວດສອບຜ່ານການວິເຄາະເວລາໂດຍໃຊ້ຄ່າຂອງໃບຂໍ້ມູນຂອງອຸປະກອນ ແລະ ການຊັກຊ້າຂອງເສັ້ນທາງ, ແທນທີ່ຈະເພິ່ງພາອາໄສການສອດຄ່ອງກັບຄວາມຍາວຂອງ PCB ເທົ່ານັ້ນ.

ການແກ້ໄຂການລະເມີດເວລາການຕັ້ງຄ່າໃນລະບົບຄອມພິວເຕີ

• ຫລຸດຜ່ອນຄວາມເລິກຊຶ້ງຂອງເຫດຜົນປະສົມເພື່ອຂໍ້ມູນຈະມາເຖິງໄວຂຶ້ນ

• ລົດຄວາມໄວຂອງໂມງເພື່ອໃຫ້ເວລາຫຼາຍຂຶ້ນໃນແຕ່ລະວົງຈອນ

• ໃຊ້ອຸປະກອນ logic ທີ່ໄວຂຶ້ນພ້ອມກັບການຊັກຊ້າພາຍໃນສັ້ນໆ

• ປັບປຸງຄວາມຊື່ສັດຂອງສັນຍານເພື່ອເຮັດໃຫ້ການປ່ຽນແປງສະອາດແລະຫມັ້ນຄົງຫຼາຍຂຶ້ນ

• ເພີ່ມຂັ້ນຕອນ pipeline ເພື່ອແຍກເສັ້ນທາງ logic ທີ່ຍາວນານອອກເປັນຂັ້ນຕອນນ້ອຍໆ

• ຫລຸດຜ່ອນການບັນຈຸ capacitive ເພື່ອໃຫ້ສັນຍານສາມາດປ່ຽນແປງໄດ້ໄວຂຶ້ນ

ການແກ້ໄຂການລະເມີດເວລາຢັ້ງຢືນໃນລະບົບ digital

• ເພີ່ມການຊັກຊ້າ buffer ເພື່ອເຮັດໃຫ້ເສັ້ນທາງຂໍ້ມູນຊ້າລົງ

• ປັບປຸງຕົ້ນໄມ້ໂມງເພື່ອຫລຸດຜ່ອນຄວາມບິດເບືອນຂອງໂມງທີ່ບໍ່ຕ້ອງການ

• ໃສ່ ເຄືອ ຂ່າຍ RC ຊັກ ຊ້າ ນ້ອຍໆ ເມື່ອ ມັນ ປອດ ໄພ ແລະ ເຫມາະ ສົມ

• ໃຊ້ໂປຣແກຣມຊັກຊ້າໃນ FPGA ເພື່ອປັບປຸງເວລາທີ່ມາເຖິງຂໍ້ມູນ

ການສະຫລຸບ

ການຕັ້ງຄ່າແລະເວລາກໍານົດເວລາທີ່ຖືກຕ້ອງອ້ອມຂ້າງໂມງທີ່ເຮັດໃຫ້ແນ່ໃຈວ່າການເກັບຂໍ້ມູນທີ່ໄວ້ໃຈໄດ້ໃນລະບົບຄອມພິວເຕີ. ຂໍ້ຈໍາກັດເວລາເຫຼົ່ານີ້ໄດ້ຮັບຜົນກະທົບຈາກພຶດຕິກໍາຂອງໂມງ, ການຊັກຊ້າທາງດ້ານເຫດຜົນ, ຄຸນນະພາບຂອງສັນຍານ ແລະ ການນໍາໃຊ້ທາງກາຍະພາບ. ໂດຍການວິເຄາະເສັ້ນທາງຂໍ້ມູນທີ່ແທ້ຈິງກັບລາຍລະອຽດຂອງໃບຂໍ້ມູນ ແລະ ນໍາໃຊ້ການແກ້ໄຂທີ່ຕັ້ງເປົ້າຫມາຍສໍາລັບຂໍ້ຈໍາກັດໃນການຕັ້ງຄ່າ ແລະ ການຈັບ, ຜູ້ອອກແບບສາມາດຮັກສາໄລຍະເວລາທີ່ປອດໄພໃນຂະບວນການ, voltage ແລະ ອຸນຫະພູມທີ່ແຕກຕ່າງກັນ.

ຄໍາຖາມທີ່ຖາມເລື້ອຍໆ [FAQ]

ການຕັ້ງຄ່າແລະຮັກສາຄວາມໄວຂອງໂມງຈໍາກັດເວລາແນວໃດ?

ຄວາມ ໄວ ຂອງ ໂມງ ຕ້ອງ ຊ້າ ພໍ ທີ່ ຂໍ້ ມູນ ຈະ ອອກ ຈາກ flip-flop ຫນຶ່ງ, ຜ່ານ logic ແລະ ຍັງ ພົບ ກັບ ເວລາ ຕັ້ງ ຢູ່ ໃນ flip-flop ຕໍ່ ໄປ. ຖ້າໂມງໄວເກີນໄປ, ເວລາການຕັ້ງຄ່າຈະຫັກ, ແລະ ຫມວດກໍລົ້ມລະລາຍ.

ເວລາຊ້າແມ່ນຫຍັງ?

Timing slack ແມ່ນຂອບເຂດລະຫວ່າງເວລາທີ່ຈໍາເປັນແລະເວລາທີ່ຂໍ້ມູນມາເຖິງແທ້ໆ. ການ ຊັກ ຊ້າ ໃນ ທາງ ບວກ ຫມາຍ ຄວາມ ວ່າ ເວລາ ນັ້ນ ປອດ ໄພ. Negative slack ຫມາຍເຖິງການລະເມີດການຈັດຕັ້ງຫຼືການຢັບຢັ້ງ.

ການຕັ້ງຄ່າຫຼືການຢັບຢັ້ງເວລາສາມາດເປັນລົບໄດ້ບໍ?

ແມ່ນແລ້ວ. ຈໍານວນການຈັດຕັ້ງຫຼືການຢັບຢັ້ງໃນແງ່ລົບແມ່ນມາຈາກເວລາພາຍໃນ flip-flop. ມັນ ຫມາຍ ຄວາມ ວ່າ ປ່ອງຢ້ຽມ ທີ່ ປອດ ໄພ ໄດ້ ຖືກ ປ່ຽນ ໄປ, ບໍ່ ແມ່ນ ວ່າ ການ ກວດ ສອບ ເວລາ ຈະ ຖືກ ຍົກ ເວັ້ນ.

ການວິເຄາະເວລາສະຖິຕິກວດເບິ່ງເວລາແນວໃດ?

ການວິເຄາະເວລາສະຖິຕິຈະຄິດໄລ່ການຊັກຊ້າຂອງເສັ້ນທາງທັງຫມົດ. ມັນກວດເບິ່ງການຕັ້ງຄ່າຢູ່ຂອບເຂດໂມງຕໍ່ໄປແລະຍຶດຫມັ້ນຢູ່ຫຼັງຈາກຂອບເຂດປະຈຸບັນ. ເສັ້ນທາງໃດໆກໍຕາມທີ່ມີ slack ໃນແງ່ລົບຈະຖືກລາຍງານວ່າເປັນການລະເມີດ.

ເປັນຫຍັງການຂ້າມເຂດໂມງຈຶ່ງສ່ຽງຕໍ່ເວລາ?

ເມື່ອສັນຍານຂ້າມລະຫວ່າງໂມງທີ່ບໍ່ກ່ຽວຂ້ອງກັນ, ຂອບເຂດຂອງມັນຈະບໍ່ສອດຄ່ອງກັບໂມງໃຫມ່. ສິ່ງນີ້ມັກຈະທໍາລາຍເວລາການຈັດຕັ້ງຫຼືການຢັບຢັ້ງແລະສາມາດເຮັດໃຫ້ເກີດຄວາມຫມັ້ນຄົງຍົກເວັ້ນແຕ່ຈະໃຊ້ synchronizers ຫຼື FIFOs.